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2éme Colloque microélectronique AuRAMicro numérique @MIND6 décembre 2018Hervé Mugnier2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018Page 1

SOMMAIRE0 BILAN COMPETENCES Test Bench Synthèse Placement routage Autres Méthodologie projet Package licence CADENCE industriel Exemple de design Mixte (part de numérique importante)2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018Page 2

TEST BENCH1Test Bench (code non synthétisable) Validation des fonctionnalités par chronogramme Expert Agents de comparaison de patterns injectés, Ius, injection defautes Intermédiaire Méthodologie UVM Intermédiaire Fonction verilogAppel aléatoire pour certains paramètresComparaison stimuli entrées/sorties par rapport modèle deréférence Simulation mixte Expert - AMS Designer Simulation digital on top (blocs analogiques ont un modèlenumérique)Expert/Intermédiaire typiquement IP (RAM, EEPROM, FUSE)2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018Page 3

SYNTHESE1SYNTHESE Gestion des différents domaines d’horloge Expert Gestion des différents domaines d’alimentation Expert Synthèse hiérarchique Expert Design for Test (DFT) type SCAN PATH et BIST ExpertExemple : BIST et ATPG pour mémoire RAM All0, All1 : vérification stuck at 0, stuck at 1 (vector 000/111) Checker board : vérification court-circuit entre registres (vector 010101/101010) Marching 0, Marching 1 : vérification crosstalk entre lignes (vector 0001/0010/01001110/1101/1011) SCAN PATH Contrôleur JTAGRq: outil TESSENT de Mentor Graphic - test transitionnel (analyse des nœuds capacitifs) Low power (Clock gating) Expert Egalement logique asynchrone (compteur) Vérification formelle Intermédiaire/expert Netlist to netlist : LEC – Conformal cadence et Formality (synopsys) Environnements mixtes synthèse VHDL VERILOG Simulation rétro annotée expert (wireload modèle)2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018Page 4

PLACEMENT/ROUTAGE1PLACEMENT/ROUTAGE Gestion des différents domaines d’horloges Expert Gestion des différents domaines d’alimentation Expert Design for manufacturing (DFM) Expert/intermédiareExemple : Passage de via simple en via double Elargissement de certaines pistesInfo: OPC (optical proximity correction) Power analysis IntermédiaireVOLTUS Vérification formelle Intermédiaire Gate to gate : généralement pas nécessaire sauf si modification manuelle (buffer via desinverseurs)Digital on top Intermédiaire/expert Exemple : bloc analogique (abstract/timing) - intégration dans flow place and route Génération des vues abstracts blocs analogiques/numériques full customExpert Génération des modèles Verilog et des arcs de timing dans fichiers.lib (outilanciennement Liberate)? Débutant (connaissances) Timing analysis Expert/Intermédiaire Simulations rétro-annotées Expert2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018(sur outil PEARL synopsys)Page 5

DIVERS1Complexité 100K portes circuit mixte 100K à 1M portes 1M portesTenue aux radiationsBlocs/circuits RadHard : Outil TMRG du CERNConnaît pas, mais expérience Triplication FSM et configuration registre RAM - code correcteur de hamming (SEC, DED) Design Cells with MOS enclosedCodesignex:C/Verilog,c.a.d μcontrôleur FPGA)? NonQuestions:En 28 nm - maitrise des outils STA et SSTA (statistical static timing analysis)- retour expérience en 22nm global fonderie circuit 80mm²(CEA LETI)SSTA plus réaliste mais peu utiliséPermet d’optimiser surface/puissance/vitesse (TEMPUS)optimise des chemins critiquesTemps de run machine important2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018Page 6

MÉTHODE PROJET2Exemple équipe 8 personnes sur un circuit numérique complexeTechno 22nm Global fonderie 80mm² (mémoire 50Mbits)Equipe 1 Responsable projet (grandes lignes, budget temps/ressources) 1 architecte 3 RTL designers (HDL synthèse) 1 designer Vérification/ test bench – méthodologie UVM 1 designer DFT (testabilité chip) 1 designer floorplan P&RVersionning GIT (fichier texte)Réunion client mensuelRéunion interne hebdomadaire2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018Page 7

METHODE PROJET2Méthodologie Mind - ASIC MixteEquipe 3-4 personnes 1 chef de projet / architecte (en charge partie mixte - interfaçage) 1 designer analogique 1 designer numérique (préférence pour verilog – pré-définition des délais) 1 designer layout IT managerProcess qualité interne CDC précis (très important) Librairie de référence librairie designer Intégration bloc dans librairie REF suivant procédure (simulations OK, DRC/LVS OK, règlesDFM sommaire valider par chef projet avant intégration dans REF) Simulation analogique, simulation numérique rétro annoté, simulation mixte (avecextraction parasite) Réunion client mensuelle Réunion interne hebdomadaire (chaque designer présente/explique/remonte info - chefprojet/architecte) Design review (CDC KO, Schématique/Simulation, Layout) – expert externe si possible Chaque projet est un challenge et une montée en compétence2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018Page 8

LES ACTEURS2Exemple de projetCircuit VFAT (expérience TOTEM – CERN) techno IBM 0,25µm – 2006-2008 DFT (BIST, ATPG, SCAN PATH, JTAG) Triplication/ encoder hamming/ CRC lien série Intégration RAMCircuit CID3G dosimétre (Lien CPPM ) techno XFAB 0,35µm – 2008-2010 Multi domaine d’horloge Multi domaine alimentation Low power (clock gating) Intégration IP EEPROMCircuit SEQ séquenceur techno XFAB SOI 180nm – 2017-2018 Multi domaine d’horloge Intégration 27 blocs IP FUSE de 40 bits Digital on TOP (presque)2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018Page 9

LICENCES INDUSTRIELLES MIND2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 20182Page 10

LICENCES INDUSTRIELLES MINDOutilVirtuosoLayoutSchematicADESpectreAssura (LVS, DRC)PVS (LVS, DRC)QRC (extraction parasite)Tempus/VoltusINCISIVE (ex NC-SIM)Xcelium ( simulateur numérique)Encounter (P&R)Innovus (P&R)RTL Compiler (Synthèse)Genus (Synthèse)Conformal (vérification formelle)Mentor GraphicCalibre (DRC, LVS)Dernière VersionCadenceIC617SPECTRE171ASSURA41 ( pvs)PVS161EXT181SSV172INCISIV152 ( xce)XCELIUM1710EDI142 ( innovus)INNOVUS171RC142 ( genus)GENUS172CONFRML172CALIBRE20182Cadence18 License IndustrielleIC617XLLExplorerSPECTRE171 (spectre AMS jeton M180VDI181CALIBRE2018* Simulateur mixte AMS Designer : spectre Xcelium(Incisive) jeton AMS (évite de passer par MMSIM)2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018Page 11

NOS REALISATIONSSUCCES STORIES3VFAT : A front-end system on chip providingfast trigger information, digitized datastorage and formatting for the chargesensitive readout of multi-channel siliconand gas particle detectors.Counting charges generated by XRay and Gamma radiations.(design low noise and low power).Currently in the DMC 3000Electronic DosimeterMODAP: Mosfet ’s Driver AndProtectionCAMEL: conditioning ofmagnetic sensors TMRSensor signalconditioning(Accelerometer)2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 20182018Sequenceranalog & digitalIP Fuse 1KbGenerating a power signal (60V 2A)Integrated in a small volumePage 12

NOS REALISATIONS3CIRCUIT LAMBDAContexte Besoin d’un industriel de classifier des étatsprovenant d’entrée capteur en temps et enamplitudeRéalisation d’un ASIC de génération de signaux R&D, domaine aéronautiqueBudget8 Hommes moisObjectif ApplicationsMise en forme des signauxTrier les signaux en fonction des niveaux decomparaison ( DAC 10bits)Machine d’état pour définir une action enfonction du résultat du triDurée11 mois – 2017-2018Niveau atteintASIC opérationnel pourdémonstrateur clientPerformances techniquesentrée capteur mono axe ou tri axe avecréglage de gain et de bande passante- 1kbits - 24 blocs de 40bits de Fuses- Intégration de code correcteur d’erreurTechnologie XFAB 180nm – SOI2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018Page 13

ASIC SEQ – TECHNOLOGIE XFAB SOI 180NM20173Circuit LAMBDA2800x3700µm²caratéristiques: Intégration27x40bits IP Fuse(Black box – modéleverilog) Code Haming (SECDED) Multi domained’horloge (bassefréquence –100KHz)EnvironnementmixteFonctionnel dès lapremière fonderie2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018Page 14

NOS REALISATIONS3DOSIMETRE PORTABLE COMMUNICANTContexte Projet tripartite : Industriel – Laboratoire MINDObjectif Renouvellement d’une gamme produit endosimétrie : conception de deux circuits intégrésDosimétrie pour la personne.Mesure de dose et de débitX et gamma : 20 Kev à 6 Mevβ : 60 Kev à 3,5 MevBudget18 Hommes moisPerformances techniques Circuit de lecture de capteur de rayonnementtrès faible bruit et traitement numérique associéincluant des protocoles de sécuritéDurée Circuit radio à 125kHz pour une fonctionnalitémains libresNiveau atteintLow power : 1µA inhibéLow Noise : 700 eFonctionnel de 2 à 3.6V2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018Applications13 mois - 2009Circuit industrialisable dès lapremière fonderieTechnologie XFAB 0,35µm – intégrationmémoire EEPROMPage 15

DOSIMETRE – ASIC CID3G – TECHNO XFAB 0,35µM2010 – MGPINSTRUMENT-CPPM- MIND3Entrée TestVoie 1, 2 et 3D10s, D10p, D20p, D20s, D20b,D21p, D30b, Choc 1,2,3Discri. DXx3Détecteurs1,2 et hoc 4bitsPolarisationDétecteursInterface - TIMERS ns16bitsIMPULSIONS 16 pulsions16bitsImpulsions16 bitsTIMER 16bits2 x DACREGISTRES1KHz16KHzGestionClockTEST DH32 :32KHzH32TestOscilCompteurTEMPS Tp12bitsSTATUS 8bitsChoc, Dx, Tx,OverFlow, Flag PORStatus EEPROMWatchdogRegistresCommande DAC7x6bits - 18bitsReset MicroTest Cx, TxH32Élévateurtension BdgapOscillateur20 KHzEEPROM 64 XTest TpOscillateur4 KHz16 bitsGénérateurTest optiqueImpulsions1µsInterface sérieVers µPIFS, DOUT, DIN, CLKS (100KHz)2éme Colloque microélectroniqueIN2P3 - AuRA– 6 déc. 2018EEPROMLogique decommandePolarisationDétecteur4bitsTEST DTest Dxx10DAC11xxxDACDAC11xseuilxDACDAC16bits1 xDACxseuilDAC6bitsseuil6bits7x tation& I Bias ge 16

DOSIMETRE – ASIC CID3G – TECHNO XFAB 0,35µM2010 MGPINSTRUMENT-CPPM- �sdécouplageAmpli charge Ampli chargeAmpli lageVoie 1 Voie 3 Voie 2VSSAIN2FiltreRextBiasCaractéristiques:VSSA VDDAPOLBH32Test D TestOPT2éme ColloquemicroélectroniqueVDDNIN2P3 - AuRA– 6 déc. 2018VSSPDOUT RAZOUTCapacitésDécouplageV BiasVDDNVSSNE²PROMVSPORE²PROMVGCLKSMulti domaine d’horlogeMulti domaine alimentationLow power (clock gating – logiqueasynchrone)Intégration IP EEPROMFonctionnel dès la premièrefonderieVSUBNCapacités Découplage alimentation numériqueVSSN VSUBBandGap E²PROMPOLBDelay1µsINTERFACE SERIEREGISTRESTESTCOMPTEUR TempsEEPROM64x16POLAOscillateur DACWatchdog POLAVDDNVSSNVSUBOscillateurE²PROMC20p T20p Oscil20bC21p T21p Oscil21pR3VSUBNOscilC30b T30b 30bC10p T10pC10s T10s OscilR110sOscil10pDépollueursPompe ChargeOUTB14xDACComp Dx V2UsV2 –6bC20s T20s Oscil20sR2OscilC20b T20b20bComp DxV1DACUscV3– UsDAC4b – 6bV2Comp DxV3DACUscV2 –4bV1 – 6bDACUscV1–2xDAC4bUsAOPBuf B1Capacités Découplage alimentation analogiqueVSUBCircuit CID 3G A2600 x 3100µm²VDDABdGapCor CXT3DC1BiasIn13DINIFSVSSNVDDNRAZINCounting charges generated by X-Rayand Gamma radiations. (design lownoise and low power). Currently inthe DMC 3000 Electronic DosimeterPage 17